QFN, BGA e CSP: Onde Foram Parar os Pinos do Chip — Eletrônica do Zero #36

Até aqui, todo componente que estudamos tinha uma perna para você encostar a ponta de prova. Com QFN, BGA e CSP isso acabou: os terminais foram para debaixo do chip, onde o multímetro não chega e o olho não vê. Este capítulo explica para onde eles foram, por que a indústria fez isso — e, principalmente, o que muda no seu método de medir, inspecionar e aquecer quando o pino não existe mais do lado de fora.

No capítulo anterior vimos a linha de montagem: pasta impressa, componente pousado por cima, placa inteira aquecida de uma vez. Estas peças são o produto direto daquele processo — só existem porque o forno solda o que a mão não alcança.

O que mudou: de pernas para fora a terminais por baixo

A melhor forma de entender o tamanho da mudança é comparar o mesmo circuito nos dois mundos. A Texas Instruments publicou essa conta para os próprios chips de lógica na nota de aplicação SCBA017D: um SOIC de 20 pinos mede 12,82 × 10,40 mm, tem 2,65 mm de altura, pinos espaçados de 1,27 mm e ocupa 133,33 mm² de placa. O QFN de 20 terminais com o mesmo circuito dentro mede 4,50 × 3,50 mm, tem no máximo 1,00 mm de altura, terminais a cada 0,50 mm e ocupa 15,75 mm².

São 88% menos área — e o peso cai de 0,495 g para 0,043 g. Para um fabricante de celular isso é a diferença entre caber e não caber: foi por isso que o encapsulamento sem pino venceu e chegou à sua bancada, mesmo que você nunca tenha pedido.

Três famílias dominam hoje, e vale separar bem os nomes:

• QFN (quad flat no-lead): terminais achatados na borda inferior da peça, mais um pad metálico grande no centro. Ainda tem uma estrutura metálica interna — o leadframe — segurando o chip.
• BGA (ball grid array): o chip fica sobre um substrato, e o substrato apoia a placa por uma matriz de bolinhas de solda espalhadas por toda a área inferior.
• CSP (chip scale package): o encapsulamento tem praticamente o tamanho do silício. Na versão extrema, WLCSP, não existe encapsulamento nenhum — o chip nu recebe as bolas direto e vai para a placa.

QFN: o chip que se solda por baixo

O QFN é a porta de entrada do mundo sem pino, e é o que você mais encontra em fonte chaveada, carregador, módulo de rádio e placa de áudio. A nota da Microsemi (hoje Microchip) AN08 / SMD-00193, de 2014, descreve a peça pelo padrão JEDEC MO-220; a família menor de lógica da TI segue a MO-241. A anatomia é o que importa: terminais quadrados na beirada de baixo, tipicamente a cada 0,5 mm, e um pad térmico exposto no meio, que é a base metálica onde o chip está colado.

Esse pad central não é enfeite nem opcional: é o caminho principal do calor do silício para a placa. A TI diz na SCBA017D que ele deve ser soldado ao pad correspondente da placa, e que as vias sob ele aumentam drasticamente a potência que o chip aguenta dissipar. A nota da Cirrus/Wolfson WAN_0118 rev 2.5 (setembro de 2014) é mais específica: vias de cerca de 0,33 mm, espaçadas entre 0,74 e 1,27 mm, ligando o pad ao plano de terra e, muitas vezes, a um pad gêmeo no lado oposto da placa.

Guarde essa última frase, porque ela é presente de bancada: o pad térmico de um QFN quase sempre tem um espelho acessível no verso da placa. Você não alcança o centro do chip, mas alcança o terra dele — e alcança, também, um ponto por onde injetar calor na hora de dessoldar.

A regra do filé lateral que muda seu diagnóstico

Quem vem do mundo do SOIC julga solda pelo brilho e pelo formato do filé na lateral. No QFN isso é armadilha. A nota SLUA271C da TI (revisão de dezembro de 2023) afirma sem meio-termo: a norma IPC-A-610D não exige filé lateral no QFN, porque as laterais da peça não são estanhadas. Pode parecer que a solda “não subiu” e, mesmo assim, a junta debaixo estar perfeita.

A mesma nota dá o outro lado da moeda: QFN e SON se autoalinham por tensão superficial durante o refluxo — a mesma força que estudamos no capítulo da montagem. A consequência prática é ótima: peça levemente torta praticamente não existe. Se um QFN saiu do lugar, ele saiu por um pad inteiro, e isso você enxerga com uma lupa ou microscópio USB.

BGA: as bolinhas de solda viraram o pino

Quando o número de conexões passa de algumas dezenas, a borda da peça acaba. A saída foi usar a área inteira: o BGA distribui centenas ou milhares de contatos numa matriz de bolas de solda sob o chip. O Intel Packaging Databook (capítulo 14, edição de 2000 — antigo, mas é onde os fundamentos estão escritos com todas as letras) registra duas vantagens que valem até hoje: sem pernas, acabou o problema de perna torta e coplanaridade, e o espaçamento entre bolas, então típico de 1,27 mm, é mais folgado do que o de um flatpack equivalente.

O mesmo documento traz o número que quem faz retrabalho deveria conhecer: as bolas se autocentram mesmo com a peça até 50% fora do pad, puxadas pela tensão superficial no pico do refluxo. Acima disso o autocentramento despenca e o resultado provável é ponte de solda — curto. Na bancada: meio pad de erro o forno perdoa; mais que isso, ele transforma em defeito.

Há uma fragilidade nova nessa arquitetura, e ela é mecânica. A TI dedica uma figura inteira da SLUA271C a um único aviso — evite flexionar a placa —, porque o conjunto peça rígida sobre placa que entorta concentra esforço exatamente nas juntas escondidas. É o mesmo raciocínio do capítulo das falhas mecânicas: junta que ninguém vê, rachando por fadiga, gera o defeito intermitente mais caro de achar.

CSP e WLCSP: quando o encapsulamento é o próprio chip

O passo seguinte foi eliminar a embalagem. O capítulo 15 do mesmo databook da Intel conta a evolução da definição: no início, CSP era o encapsulamento com até 1,2 vez a área do silício; depois, com os chips encolhendo a cada geração de litografia, a definição virou “encapsulamento de tamanho próximo ao do die, com espaçamento de bolas de 1 mm ou menos”.

No caso extremo — o WLCSP, que a TI chama de DSBGA — não sobra nem substrato. A nota SNVA009AI (revisão de dezembro de 2019) descreve o que a peça é: tamanho do encapsulamento igual ao tamanho do chip, sem nenhum interposer entre o silício e a placa, matrizes de 2×2 até 11×11 bolas, espaçamentos de 0,3 / 0,35 / 0,4 / 0,5 mm e altura total de 0,35 a 0,55 mm. Meio milímetro de espessura: aquele quadradinho preto-azulado brilhante que você vê perto da câmera de um celular costuma ser isso.

Três consequências para quem repara. O que você segura com a pinça é silício nu, não plástico: trinca com pressão e não perdoa ponta de ferro encostada. O espaçamento de 0,3 mm coloca a peça fora do alcance do retrabalho manual sem ferramenta adequada. E a TI registra que esses chips aguentam a ciclagem térmica sem underfill nas aplicações previstas — então, quando encontrar um CSP com resina em volta, entenda que aquilo é reforço mecânico proposital do fabricante do aparelho, não conserto anterior.

Como medir o que não dá para encostar

Aqui está o coração do capítulo. Nenhuma dessas peças permite pôr a ponta de prova no pino — mas nenhuma delas é realmente inacessível. O que muda é que você para de medir no componente e passa a medir na vizinhança dele. Seis movimentos resolvem a maioria dos casos:

1. Meça nos capacitores de desacoplamento. Todo chip moderno tem capacitores de 100 nF encostados nos pinos de alimentação (foi o assunto do capítulo do ruído). Cada um deles é um par de ilhas acessíveis ligado eletricamente a um trilho de alimentação do chip. Medir tensão ali é medir a alimentação do chip.
2. Use o verso da placa. As vias do pad térmico do QFN, e as vias de alimentação e terra sob um BGA, costumam aflorar do outro lado. É ponto de prova de graça — e é por onde o calor entra melhor no retrabalho.
3. Procure resistor em série, ferrite e indutor de filtro. Qualquer componente em série com uma linha do chip dá dois pontos medíveis: um antes, um depois. É assim que se testa se o sinal chega e se o chip responde.
4. Troque continuidade por queda de tensão. A regra do capítulo 33 vale em dobro aqui: o bipe do multímetro injeta corrente ínfima e atravessa junta rachada. Com o aparelho ligado, milivolts sob carga contam a verdade.
5. Para curto sob o chip, injete tensão. A técnica do post como achar curto na placa é a única que funciona quando o defeito está embaixo da peça: fonte limitada em corrente e o calor denuncia o ponto — inclusive através do encapsulamento.
6. Para sinal, capture no barramento. Linhas de I²C, SPI e UART sempre têm um resistor de pull-up, um conector ou uma via acessível. O osciloscópio entra por ali, não pelo pino.

Repare no que esses seis passos têm em comum: todos usam a lição do capítulo da placa por dentro — seguir o sinal, não a trilha, medindo pelos extremos acessíveis. Quem tem boardview do aparelho ganha o mapa pronto dos pontos equivalentes.

Inspeção: o que o raio X vê e o que você consegue ver sem ele

A inspeção de junta escondida é feita, na indústria, com raio X de transmissão. A TI descreve na SLUA271C exatamente o que essa máquina detecta: pontes, curtos, circuitos abertos e vazios (voids) na solda — e acrescenta um detalhe honesto: na maioria das fábricas não se inspeciona 100% das peças, o raio X serve para ajustar o processo e depois monitorá-lo por amostragem.

Sobre os vazios, vale desfazer um mito de oficina: void não é sinônimo de defeito. A TI dá os números: no pad térmico, cerca de 25% de área vazia é o ponto a partir do qual o ganho térmico extra deixa de compensar (referência JESD51-7), e a empresa fixa o limite em 50% para alta potência, a verificar por raio X. Junta com alguns vazios é normal. O que a fábrica combate é o excesso — que, diz a mesma nota, costuma nascer de soak longo demais no forno, gastando o fluxo antes de a solda derreter.

E sem raio X? Você não vê a junta — mas infere, e infere bem:

• Olhar a borda com luz rasante e aumento. No QFN dá para ver o menisco nos terminais das quinas; lembrando que a ausência de filé lateral, sozinha, não condena nada.
• Checar alinhamento grosseiro. Como a peça se autocentra, desalinhamento visível significa erro de um pad inteiro — defeito real.
• Medir queda de tensão sob carga nos pontos acessíveis da vizinhança, que é o teste elétrico equivalente a olhar a junta.
• Usar temperatura como ferramenta: ar quente brando ou spray de frio enquanto o aparelho opera. Junta rachada responde à temperatura; junta boa, não.

Já no retrabalho, dois números fecham o capítulo. A Microsemi avisa que via aberta com mais de 0,010″–0,012″ (0,25 a 0,30 mm) sob o pad térmico suga a solda para o outro lado — é a causa daquela peça que “não fica soldada” por mais estanho que se ponha. E tanto a TI quanto a Microsemi limitam a pasta no pad térmico a 50–70% (a Microsemi fala em 60–80%) da área do pad: imprimir 1 para 1 gera metal demais, que flutua a peça e abre os terminais da borda. Mais estanho, no QFN, é defeito — não segurança. Para o caso extremo das juntas escondidas do BGA, o processo inteiro está no post sobre reballing.

Tabela: as três famílias lado a lado

Tabela: sintoma × causa provável

Três erros que custam a peça (ou a placa)

1. Condenar solda de QFN pela aparência da lateral. É o erro mais comum e o mais caro, porque leva a retrabalhar uma peça boa — e cada retrabalho gasta ciclo térmico do componente e da placa. A norma não exige filé lateral; o veredito é elétrico, não visual.

2. Afogar o pad térmico de estanho. A intuição de “mais solda, mais segurança” inverte o resultado: o excesso ergue a peça e abre justamente os terminais da borda, que são os que fazem o circuito funcionar. Pouco e bem espalhado, com fluxo novo e a placa pré-aquecida.

3. Atacar um CSP com ferro de solda. O que está ali é o próprio silício, com meio milímetro de espessura e bolas de 0,3 mm de espaçamento. Ponta quente e pressão trincam o chip. Ou se usa ar quente com perfil e preaquecimento — o que o post sobre estação de ar quente explica —, ou não se mexe.

Perguntas frequentes

Dá para trocar um QFN com ferro de solda comum? Dá para tentar nos maiores, com muito fluxo e ponta fina, mas o pad térmico é o problema: está no centro, inacessível pela lateral, e o plano de terra rouba o calor. Sem ar quente e preaquecimento, o resultado costuma ser pad térmico não soldado — e chip que esquenta e desliga.

Por que o multímetro em continuidade acusa tudo ligado embaixo do chip? Porque boa parte dos terminais de um BGA ou QFN vai para terra ou para o mesmo trilho de alimentação. Continuidade ali não prova junta boa — prova que existe caminho, possivelmente por dentro da placa, como vimos no capítulo das camadas.

Um BGA pode ter vazios na solda e funcionar normalmente? Pode, e é o caso comum: a TI trabalha com 25% como limite de bom desempenho térmico e 50% como teto em alta potência. Vazio moderado é característica do processo.

Vale comprar uma máquina de raio X para a oficina? Para quem troca peça de eletrônica de consumo, não. O mesmo diagnóstico sai com injeção de tensão, queda sob carga e teste térmico. Raio X compensa em volume, para ajuste de processo — o uso que a TI descreve na fábrica.

O pad térmico é sempre terra? Na maioria dos projetos sim, e as notas de aplicação mandam ligá-lo ao plano de terra por um tapete de vias. Mas não é regra universal: em alguns chips de potência esse pad é um nó do circuito e pode estar com tensão. Confira no datasheet do componente antes de encostar qualquer coisa nele.

Conclusão

Três ideias resumem o capítulo. O terminal não sumiu, só mudou de lado — e trocou 133 mm² de placa por 15 mm². Onde não se alcança o pino, mede-se a vizinhança: capacitor de desacoplamento, resistor em série, via no verso, queda de tensão sob carga. E a que mais evita estrago: no QFN e no BGA, aparência não é veredito — nem a lateral sem filé condena, nem a solda bonita por fora absolve.

No próximo capítulo vamos falar do inimigo que não deixa marca nenhuma nessas peças: a eletricidade estática. Por que uma descarga que você nem sente mata um chip na hora — ou, pior, o deixa funcionando meio quebrado por semanas —, e o que realmente protege na bancada de quem repara.